單個驗證工具提供在統一環境下為全定制和ASIC設計二者既進行靜態時序分析又進行動態仿真的能力。在各個實施例中,驗證工具包括下述特征:(a)將靜態時序分析工具和動態仿真工具結合到單個工具;(b)在存在電平敏感鎖存器的情況下,為多相、多頻、多周期電路執行有效的路徑搜索;(c)為了時序特征化,自動識別電路結構,例如,復合門;(d)通過結合功能檢查解決晶體管級的電路結構;(e)執行功能檢查,以過濾掉失效路徑并識別具有同步變化的輸入端的門;(f)在過濾掉錯誤路徑之后,在存在電平敏感鎖存器的條件下,找到最大的工作頻率;(g)通過利用與在spice類仿真器中實施的時域的非線性驅動器耦合的頻域中的RLC部分的導納矩陣和電壓傳輸,解決串擾;(h)使用干擾源和受干擾者的輸入端之間的關聯性,以迭代地矀??定受干擾者的輸出端上的切換時間。
聲明:
“用于定制和ASIC設計的靜態時序分析和動態仿真” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
我是此專利(論文)的發明人(作者)