本發明涉及一種集成電路測試優化方法及其測試裝置,所述方法包括:步驟101:提供已檢芯片的多個測試項的測試數據和多批次待測芯片;步驟102:根據所述測試數據獲取每個測試項的失效概率;步驟103:按照所述失效概率從高到低排序所有測試項,形成一測試流程;步驟104:按照所述測試流程對所述多批次待測芯片中的一批次待測芯片進行并行或串行測試,并將所述批次的測試數據更新至所述已檢芯片的測試數據中;步驟105:循環執行步驟102至步驟104,依次完成其余批次待測芯片的并行或串行測試。通過對測試項故障覆蓋有效性和故障出現的概率進行排序,優化測試進程,以減少待測芯片的檢測時間,從而減少整個測試時間,降低測試成本。
聲明:
“集成電路測試優化方法及其測試裝置” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
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