本發明公開了一種芯片系統時鐘安全保障電路,所述電路包括時鐘選擇電路、時鐘失效檢測電路、系統時鐘選擇寄存器、失效時間閾值寄存器和檢測時間閾值寄存器;所述時鐘選擇電路輸入端和時鐘失效檢測電路輸入端均接入外部低速晶振輸入時鐘、外部高速晶振輸入時鐘,所述時鐘選擇電路輸入端與時鐘失效檢測電路輸出端信號連接,所述系統時鐘選擇寄存器輸出端、失效時間閾值寄存器和檢測時間閾值寄存器均與時鐘失效檢測電路輸入端信號連接。本發明通過復用系統時鐘選擇寄存器,用一套系統時鐘失效檢測電路,有效實現對多個時鐘源失效的檢測,大大節約了芯片面積和設計復雜度。
聲明:
“芯片系統時鐘安全保障電路及芯片” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
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