一種快速的集成電路測試流程優化方法,通過對測試項目重排序,減少了失效芯片的測試時間。包括步驟:S10:確定驗證分析階段測試向量和測試流程;S20:確定的測試向量和測試流程對芯片進行驗證分析并得到原始的通過/失效測試信息表;S30:調用轉換程序將通過/失效測試信息表轉化為測試項目有效性表;S40:應用基于測試效率系數的排序方法,對測試項目進行優化,得到一個優化的測試流程。本發明提出的優化方法具有簡單、易于實現且優化速度快的特點。優化速度快使得本發明特別適合應用于現代SOC測試中測試項目一般都比較多的情況。
聲明:
“快速的集成電路測試流程優化方法” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
我是此專利(論文)的發明人(作者)