本發明公開了一種用于眾核計算芯片可測性設計的電路、裝置及方法,所述眾核計算芯片存在預設的分類標記,且包括多個計算核心,各計算核心分配有各自不同的核心ID;測試時,控制各計算核心測試過程的進行,包括測試數據的選擇和測試過程控制;并將測試數據的發送給計算核心,根據測試數據對各計算核心進行測試,并根據測試結果,記錄失效計算核心數目及對應的核心ID;最后根據測試結果修改眾核計算芯片的分類標記并進行修復;其效果是:通過對每個計算核心的計算結果進行檢測來判斷計算核心的功能正確性,避免了使用掃描鏈技術需要用到的掃描觸發器,從而節省了芯片面積成本;另外,測試過程由硬件自動完成,保證了測試的時效性。
聲明:
“用于眾核計算芯片可測性設計的電路、裝置及方法” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
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