本發明涉及具有低功耗掃描觸發器的集成電路。一種掃描-可測試集成電路,包括第一觸發器和第二觸發器。第一觸發器包括第一鎖存器和第二鎖存器,以及第二觸發器包括第三鎖存器和第四鎖存器以及邏輯電路。在掃描測試的掃描-移位模式期間,第一觸發器將測試模板的第一比特移入第二觸發器。接著第一觸發器將測試模板的第二比特移入第二觸發器。當第一比特和第二比特的邏輯狀態相同時,邏輯電路將提供給第三鎖存器的時鐘信號失效,其中第三鎖存器是主鎖存器。第三鎖存器和第四鎖存器的輸出端子保持在與第一比特相對應的邏輯狀態,由此減小功率損耗。
聲明:
“具有低功耗掃描觸發器的集成電路” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
我是此專利(論文)的發明人(作者)